Slice LUTs am limit

Du zeigst uns keinerlei Code, nur einen Screenshot aus der FPGA Kompilierungsphase, vermutest nur, dass deine Mappings für dein Resourcenproblem verantwortlich sind, und erwartest jetzt detaillierte Verbessungsvorschläge?

Hast du dich schon mit den FPGA Kapiteln aus den cRIO Developer Guide beschäftigt? Und/oder der Selbst-Lern Kurs zu FPGA durchgearbeitet (unter der Annahme, dass du einen gültigen SSP-Vertrag besitzt)?

Ansonsten Code hochladen.

Gruß, Jens