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FIFO zw FPGA und RT Problem (sbRIO 9636) - Slev1n - 22.04.2015 15:12
Hallo Leute,
grundsätzlich soll ich einen Lock In Verstärker auf einem FPGA aufbauen. Ich hab hier
/RT12/FPGA12 jeweils mit SP1 und die neuesten RIO Treiber. Dazu das SB-RIO-9636.Um mal anzufangen, generiere ich 2 Sinussignale, die sich erstmal nur in der Amplitude unterscheiden. Das mit der geringeren versetz ich noch mit nem Störsignal und Rauschen. Das andere ist mein Referenzsignal. Nun möchte ich das verauschte Signal und das Referenzsignal welche ich beide auf dem Real Time System erstelle über eine DMA FIFO an den FPGA schicken und dort das lock in verstärker Programm testen.
Fehler ist jedesmal der Timeout der FIFO:
Error -50400 occurred at Invoke Method: FIFO.Read in Signalerzeugung (RT).vi
Possible reason(s):
NI Platform Services: The transfer did not complete within the timeout period or within the specified number of retries.
Ich hänge euch mal das Projekt mit an. [attachment=52899]
Vll noch zum besseren Verständnisses des FPGA Programmteils, habe ich das Projekt, welches ich aus dem Internet habe und in dem die SubVIs sind auch mit angehängt.
( https://decibel.ni.com/content/docs/DOC-1762 )[attachment=52898]
Gruß
Slev1n
RE: FIFO zw FPGA und RT Problem (sbRIO 9636) - GerdW - 22.04.2015 15:34
Crosspost!
(Bitte immer als solchen kennzeichnen!)
RE: FIFO zw FPGA und RT Problem (sbRIO 9636) - Slev1n - 22.04.2015 16:57
Hallo,
Zitat:(Bitte immer als solchen kennzeichnen!)werde ich das nächste Mal machen!
Dachte allerdings, da sich mein Hauptproblem geändert hat, dass es ok wäre.
Gruß
Slev1n