DMA FIFO auf RT System auslesen --> Hängt manchmal

Irgendwie bin ich immer noch skeptisch, auch wenn es programm- und LabVIEW-technisch geht.

Nur der FPGA läuft auf dem cRIO, ohne ein RT-VI auf dem cRIO.
Dort ist ein FIFO definiert. Im Normal schiebt der FPGA ja per Bus seine Daten zum RT-Teil des cRIO. In so einem Fall läuft das sicher zuverlässig.

Bei dir ist aber zwischen Reinschreiben in FIFO und Auslesen im RT-Teil eines Desktop-PC eine Netzwerkverbindung (denn irgendwie müssen die Daten ja rübergehen). Wie das LabVIEW-intern gelöst ist, kA, aber ich kann mir nicht vorstellen, dass diese Datenübertragung noch "Echtzeitfähig" ist. In allen Tutorials heißt es immer: Netzwerk-Traffic ist nicht echtzeitfähig.

Ich hatte dir schon früher empfohlen, die Daten mglw. lieber im RT-Teil des cRIO abzuholen und dann z.B. per NetworkStream weiterzugeben.

Gruß, Jens