Fehlersuche bei FPGA-Code mit cRIO

Hallo zusammen,

zum Ansteuern von analogen Ausgängen verwende ich ein cRIO im FPGA Modus. Dabei ist mein Programm von der Struktur her aufgebaut, wie das Bild im Anhang: Der Host(cRIO ) startet das FPGA.VI und steuert im Haupteil verschiedenen Module an. Möchte ich dies beenden, soll über einen "Frontpanel Acess" vom Host aus geschehen. Dort soll der Anwender "stop" drücken und aufgrund der Verknüpfung zum FPGA.VI der Hauptteil dessen beendet werden. Anschließend einige Kanäle auf Null gesetz werden und ein Boolean auf true gesetz werden um dem Host zu signalisieren das die Rücksetzung erfolgte. Dieses liest der Host aus und beendet sich.

Nun ist mein Programm etwas komplexer und funktioniert leider nicht einwandfrei. Klicke ich auf Beenden, tut sich zwar was, aber die Kanäle werden nicht auf Null gesetz und das Programm wartet vergeblich auf ein True bei Reset. Also muss ich annehmen das das FPGA.vi nicht bis zu der Sequenz kommt.

Da ich nicht genau weis wo es hängt und es keine Highlight Execution im FPGA Modus gibt, ist meine Frage, wie kann ich herausfinden was das Problem im FPGA oder Host.VI ist? Wie kann ich sehen bis wohin das Programm wirklich ausgeführt wurde.
Oder hat jemand eine Idee warum es sich nicht beendet?

Das Programm im Anhang funktioniert natürlich deshalb weis ich nicht warum meins es nicht tut.


Danke für Eure Ratschläge, ich bin hier am verzweifeln