Verwendung von SIT im cRIO RT-Teil

Hallo,

auf einem cRIO (im FPGA-Modus) auf dem RT-Teil soll ein Simulationsmodell eingebunden werden. Dazu liegt das Modell in einer .dll vor. Über Tools--> SIT Connection Manager kann ich das RT Ziel auswählen. Anschließend möchte ich die Verbindungen zwischen Modell und Labview über Mapping. Leider werden meine Modellein- und -ausgänge nicht angezeigt. Stattdessen anscheinend irgendwelche Zwischenvariablen. Über Hardware I/O und Configure sind zwar die Ein- und Ausgänge des Modells sichtbar, aber dort taucht ein weiteres Problem auf. Über den Device Tree --> add Device-->NI-PFGA ist zwar automatisch das richtige chassis des cRIO ausgewählt, aber das oOK ist ausgegraut und es steht dort:
"No Valid Bitfile found for Target."

So kann ich meine Modelvariablen weder mit einem Hardwareausgang noch mit Softwaresignalen verbinden. Weis jemand, woran das liegt, bzw. was für Voraussetzungen/ Eigenschaften die Simulink- Eingänge haben dürfen und welche nicht?

Danke für Eure Hilfe.