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deterministische schleife RT



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06.04.2011, 15:41
Beitrag #1

ramon01 Offline
LVF-Grünschnabel
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Beiträge: 17
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71
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deterministische schleife RT
Hallo zusamen,

ich versuche mit einer deterministische Schleife einen Einspritzventil anzusteuern. Die Steuerung soll durch 2-Punkt-Stromregelung und 50KHz TTL-Signal zu realisieren.
Die Zeitgesteurte Schleife ist mit höhere Priorität und einen schleifenzeit von 20µs eingestellt.
10-20 s nach dem Start kommt eine Fehler-Meldung "keine Verbindung zu cRio" raus?.
Wenn ich die Zeit in ms Bereich ändere, dann klappt die Regelung.
Weisst jemend wie ich vorgehen kann?
Danke im Vorraus.
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09.04.2011, 20:14
Beitrag #2

Holy Offline
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09XXX
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RE: deterministische schleife RT
Hallo,

ich würde mal vermuten die Fehlermeldung kommt weil dein RT-Controller am Anschlag arbeitet, d.h. auf 100% Last oder ähnlich. 20µs vom RT zu verlangen ist auch reichlich sportlich und ich denke nur mit wenig auszuführendem Code zu realisieren. Auf was für einer Hardwareplattform arbeitest du? Ist es eventuell ein cRIO und du könntest die 2-Punkt-Regelung in den FPGA verlagern?
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11.04.2011, 10:55
Beitrag #3

ramon01 Offline
LVF-Grünschnabel
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Beiträge: 17
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Deutschland
RE: deterministische schleife RT
Hallo,

wir haben den CRio 9118 im einsatz. Eigentlich soll die Timed-loop mit 1Mhz Einstellung das hinbekommen.
Ich habe vor Kurzem eine RT-Schulung besucht, und da hiess es das die Schleife zeiten von 1 µs halten können!!.
Was FPGA angeht, bin dabei die Regelung dort zuverlagern, aber die Lizenzkosten wollten wir uns sparen.

Bin für jeden Vorschlag dankbar.Bahn
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11.04.2011, 20:41
Beitrag #4

Holy Offline
LVF-Stammgast
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Beiträge: 339
Registriert seit: Sep 2008

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09XXX
Deutschland
RE: deterministische schleife RT
Hallo,

da ihr kein FPGA verwenden wollt benutzt ihr ja offensichtlich die NI-Scanengine für die Erfassung und Ausgabe der Analog-/Digitalwerte. Diese kann aber nur bis maximal 1kHz (http://zone.ni.com/devzone/cda/tut/p/id/7645)
Falls diese Vermutung stimmt ist dies euer Problem. Egal wie ihr es dreht, ohne FPGA gehts nicht weil ihr die IO nicht schnell genug ins RT bzw. aus diesem bekommt. Und sobald ihr den FPGA nutzt kann die Regelung gleich dort realisiert werden.
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