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Korrekter Aufbau der VI - Heber - 18.07.2017 08:02
Hallo Forengemeinde,
Welche der beiden im angehängten Bild zu sehenden VI's ist korrekt aufgebaut bzw. welche unterschiede bewirkt der unterschiedliche Aufbau dieser?
Danke für Eure Hilfe.
Gruß, Heber
RE: Korrekter Aufbau der VI - GerdW - 18.07.2017 08:23
Hallo Heber,
grundsätzliche Regel: Resourcen fordert man einmal an, wenn das Programm startet. Und gibt sie frei, bevor das Programm endet.
Wieso sollte es sinnvoll sein, ein FPGA-VI andauernd neu zu starten und wieder zu beenden?
Außerdem: wenn du nur lesen willst, kannst du die ReadControls-Node auch auf mehrere Items aufziehen…
RE: Korrekter Aufbau der VI - Heber - 18.07.2017 13:22
Hallo Gerd,
ja ich fande es auch sinniger die FPGA Referenz aus der Schleife zu ziehen. Nun habe ich ein anderes Problem. Und zwar die Auflösung des analogen Eingangs. Er konfigurierbar in den Bereichen +-1 V, +-2V, +-5V und +-10V. Gebe ich einen Sinus an den Eingang mit lediglich 5 Hz und 2V Amplitude im gewählten Bereich von +-2V erscheinen im Anzeigeelement nur die Werte -2,-1,0,1,2 also quasi nur die Zwischenwerte.
Wie kann ich die Auflösung erhöhen?
Gruß Heber
RE: Korrekter Aufbau der VI - GerdW - 18.07.2017 13:50
Hallo Heber,
Zitat:erscheinen im Anzeigeelement nur die Werte -2,-1,0,1,2 also quasi nur die Zwischenwerte.Du meinst wohl Integerwerte…
Sehr wahrscheinlich liegt das Problem in deinem VI. Willst du das mal anhängen?
Du hast die Anzeige entweder falsch formatiert oder verwendest Integer-Anzeigen…
RE: Korrekter Aufbau der VI - Heber - 18.07.2017 14:51
(18.07.2017 13:50 )GerdW schrieb: Hallo Heber,
Zitat:erscheinen im Anzeigeelement nur die Werte -2,-1,0,1,2 also quasi nur die Zwischenwerte.Du meinst wohl Integerwerte…
Sehr wahrscheinlich liegt das Problem in deinem VI. Willst du das mal anhängen?
Hast ne PN.
Ja komischerweise habe ich allerdings Festkomma FXP eingestellt.
RE: Korrekter Aufbau der VI - Heber - 18.07.2017 15:11
Projekt ist angefügt.
RE: Korrekter Aufbau der VI - GerdW - 18.07.2017 15:22
Hallo Heber,
das Problem sind die ganzen CoercionDots, sowohl im FPGA-VI als auch im RT-VI!
Grundlagen LabVIEW: man erzeugt passende Controls/Indicator durch Rechtsklich auf den jeweiligen Anschluss einer Funktion.
Du bist die Grundlagen-Tutorials schon mal durchgegangen?
Genauere Problemanalyse:
Im FPGA-VI liest du AI-Werte von der Hardware, die als FPX mit etlichen Bits für die Nachkommastelle ausgegeben werden. Dummerweise stellst du sie aber in FXP-Indicatoren dar, die nur ganze Zahlen darstellen können (Delta=1).
Im RT-VI liest du diese Ganzzahl-FXPs und stellst sie in FPX-Indicatoren dar, die übermäßig viele, aber dafür hier nutzlose Nachkommabits haben…
Und alles das wird durch CoercionDots markiert!
Hinweis:
Ich würde im FPGA-VI nicht alle IOs in einer einzigen IO-Node handhaben - und schon gar nicht so durcheinander mixen, wie du es tust!
RE: Korrekter Aufbau der VI - Heber - 19.07.2017 06:40
(18.07.2017 15:22 )GerdW schrieb: Hallo Heber,
das Problem sind die ganzen CoercionDots, sowohl im FPGA-VI als auch im RT-VI!
Grundlagen LabVIEW: man erzeugt passende Controls/Indicator durch Rechtsklich auf den jeweiligen Anschluss einer Funktion.
Du bist die Grundlagen-Tutorials schon mal durchgegangen?
Genauere Problemanalyse:
Im FPGA-VI liest du AI-Werte von der Hardware, die als FPX mit etlichen Bits für die Nachkommastelle ausgegeben werden. Dummerweise stellst du sie aber in FXP-Indicatoren dar, die nur ganze Zahlen darstellen können (Delta=1).
Im RT-VI liest du diese Ganzzahl-FXPs und stellst sie in FPX-Indicatoren dar, die übermäßig viele, aber dafür hier nutzlose Nachkommabits haben…
Und alles das wird durch CoercionDots markiert!
Hinweis:
Ich würde im FPGA-VI nicht alle IOs in einer einzigen IO-Node handhaben - und schon gar nicht so durcheinander mixen, wie du es tust!
Hallo Gerd,
ja die CoercionDots sind mir natürlich ein Dorn im Auge. Weiß nur nicht wie man diese berichtigen soll. Denn im FPGA VI kann ich nur FXP benutzen (anderes führte zur Fehlermeldung) und im RT VI muss ich anscheinend innerhalb der "Blöcke" des Control Design und Simulation Moduls (Gain Blöcke etc.) DBL benutzen. Daher ist für mich eine Korrektur nicht möglich. Oder wie siehst du das?
RE: Korrekter Aufbau der VI - Heber - 19.07.2017 07:12
Und wie kann ich ein "an Quelle anpassen" umgekehr realisieren? Also quasi an Ziel anpassen...
RE: Korrekter Aufbau der VI - GerdW - 19.07.2017 07:24
Hallo Heber,
Zitat:Denn im FPGA VI kann ich nur FXP benutzen (anderes führte zur Fehlermeldung) und im RT VI muss ich anscheinend innerhalb der "Blöcke" des Control Design und Simulation Moduls (Gain Blöcke etc.) DBL benutzen. Daher ist für mich eine Korrektur nicht möglich.Wieso ist keine Korrektur möglich???
Im FPGA den FXP benutzen - aber eben im selben Format wie die Datenquelle!
Im RT-Host dann dein FXP in DBL umwandeln!
Zitat:wie kann ich ein "an Quelle anpassen" umgekehr realisieren? Also quasi an Ziel anpassen...Es gibt da eine Palette namens "Conversion Functions"…
Aber bitte erst im RT-Host dein FXP in ein DBL umwandeln!