' schrieb:Naja, je mehr je besser. Aber gleich das zwanzigfache?
Das war erstmal fürs Testen. Ich kann im Programm selbst eine Verzögerung aktivieren zu Debug-Zwecken. Da sehe ich dann schön, wie der FIFO voll läuft und bei Deaktivierung der Verzögerung abgearbeitet wird.
' schrieb:Die nächste Frage, die sich mir stellt: Warum interessiert dich eigentlich die "CPU-Auslastung"? Aus deinem Ansinnen müsste ich schließen, dass das FPGA-Programm in einem Simulator läuft [...]
Nein, das läuft richtig im FPGA. Da ist nichts simuliert.
Die CPU-Auslastung interessiert mich deshalb, weil ich aktuell 2 Sensoren einlese, später ca. 16.
Bei einer Verzögerung sinkt die CPU-Last und das ist sicher besser als immer mit 100% zu laufen. Daher wundert mich, dass FPGA.Read die CPU auch beim Warten auslastet.
Ich meine übrigens die CPU-Last des cRIOs und nicht des Host-PCs. Also es läuft kein Simulator.
' schrieb:[...] was rückwärts sich natürlich auf parallele Prozesse auswirken könnte - was es im FPGA aber auch gar nicht gibt. Sehe ich das richtig?
Öhm. Also du siehst es falsch, da nichts simuliert wird. Der FPGA-Code wird im FPGA
wirklich parallel ausgeführt.
