Hallo,
ehrlich gesagt, ich habe es immer nur auf dem FPGA getestet (ok, dafür braucht man Zeit
). Die Verschiebung ist nicht konstant, also mal reagiert das eine, mal das andere Fenster eher. Ich habe das VI jetzt mal für die beiden betroffenen Bits von lokalen Variablen auf ein Memory umgestellt. Kompiliert gerade... Ich weiß nur nicht, ob ich diese Woche noch zum Testen komme - das System steht woanders (und noch ohne Internetanbindung
).
>Vielleicht bringt es wass mal zu probieren die IO in einer Schleife zu bündeln. Also alle DIO-Operationen in der Regelschleife zusammenfassen und z.B. gemeinsam die DO umschalten.
Naja, es handelt sich ja hierbei nur um zwei Bits, die jeweils sechsfach ausgelesen werden. Die Verzögerung dürfte im ungünstigsten Fall eigentlich nur 20ms betragen (10ms pro Schleife).
Ich werde berichten, ob das Memory besser funktioniert als die lokalen Variablen.
Grüße
Roland
/
Zeitverzögerung zwischen parallelen Schleifen - ungewollt!
