Zeitverzögerung zwischen parallelen Schleifen - ungewollt!

Tag!

(11.07.2012 12:03 )Harry Hirsch schrieb:  > Du fängst viele unsinnige Nutzereingaben merkwürdig ab (z.B. in den einzelnen Haus-Schleifen)
Nein. Die Fenster können von verschiedenen Stellen aus gesteuert werden. Z.B. von den zentralen Tastern und vom Regler. Deshalb muß ich eine gleichzeitige Ansteuerung von "Auf" und "Zu" unbedingt vermeiden!

Ja, das kann ich verstehen, ich finde die logischen Verschaltungen in der Form da aber eher ungewöhnlich für. Du liest teilweise in der gleichen Schleife aus zwei Controls. Wenn du die beide von extern setzt, kann es passieren, dass das eine Control schon gesetzt ist, das andere noch nicht, der FPGA aber schon los läuft und damit schonmal die erste Iteration durch die Schleife unsinnig durchläuft. Hatte das auch mal, hab ich dann durch eine dritte Control gelöst, die vom Host als letztes gesetzt wurde, eine Case-Struktur auslöst, in der dann die beiden relevanten Steuerdaten enthalten sind - die sind dann definitiv schon geschrieben.

(11.07.2012 12:03 )Harry Hirsch schrieb:  > Warum hast Du eigentlich Waits in Deinen Schleifen? ... (BTW: Wie bedienst du das ganze? Wenn du direkt das FP des FPGA bedienst und nicht über das RT-Target ist die Performanz natürlich schlecht, was Deine Wartezeiten angeht...)
Der FPGA wird mittels frontpanel communication durch das RT-VI gesteuert, wo z.B. die Regler laufen. Ohne die Waits geht dar garnichts (race conditions)! Und das Problem existiert auch allein auf der Ebene "DigIn -> FPGA -> DigOut"!

Naja, Race Conditions sind m.E. vor allem deswegen schlecht, weil sie geteilte Ressourcen überproportional auslasten. Auf dem FPGA gibt es aber zur Laufzeit keine geteilten Ressourcen, daher sehe ich das da nicht so kritisch und packe zumindest bei meinen Sachen nur dann Timing auf den FPGA, wenn ich's brauche.

(11.07.2012 12:03 )Harry Hirsch schrieb:  > Da Du eigentlich 6 mal dasselbe hast, würde ich mir überlegen, die Ein- und Ausgaben in ein Array zu packen.
Das wäre zu komplex. Ich habe eine ganze Menge Kram pro Haus programmiert, da werden insges. 6 cRIO-Module bedient, und ich müßte dann irgendwie die Kanäle der I/O-Nodes in den Schleifen umschalten (weiß garnicht, ob das geht). Außerdem hätte ich durch die Schleife keine Parallelität mehr, und da gibt es auch ein paar noch zeitkritische Operationen, wie z.B. das Erfassen von schnellen Inkrementalgebern.

Die Inkrementalgeber waren mir bis zu diesem Post neu, ansonsten find ich die Idee (oder die Ausführung als Integer wie oben vorgeschlagen) immer noch gut. Das schreiben der Ports halt erst nach der Verarbeitung in der Schleife, alle parallel...

(11.07.2012 12:03 )Harry Hirsch schrieb:  Du meinst, das Problem könnte in den lokalen Variablen liegen? Ich könnte natürlich mal mit globalen Variablen testen, wobei mir das irgendwie nicht logisch erscheint - das heißt aber nix

schnelle Suche: ftp://ftp.ni.com/pub/branches/germany/vi..._fpga.pdf, Folie 34. Hab ich aber auch schon an anderer Stelle gelesen.

Grüße,

ch