Eingänge mit verschiedenen Abtastfrequenzen in FIFOs schreiben

Hallo Mingendorf,

ich handhabe so etwas, indem ich die Daten aus dem FPGA-FIFO wie einen seriellen Stream behandle. Insbesondere packe ich da einen "Marker" hinein, anhand dessen ich im Stream immer wieder eindeutig einen "End of data block" detektieren kann. Damit umgehe ich mögliche Probleme, die bei einem FIFO-Overflow aufgrund verlorener Datenwörter entstehen können. Dies erfordert zugegebenermaßen etwas mehr CPU auf dem RT-Host, was bei meinen Anwendungen (CAN-Botschaften mitlauschen) aber noch im Rahmen bleibt.

Tipp: Fülle die 19 Elementen auf 20 auf, indem du einen eineindeutigen konstanten Wert hinzufügst. Dann kannst du ja gucken, ob du die Daten auf dem RT korrekt bekommst (sowohl Anzahl als auch Index innerhalb deines Datenblocks)...

Ein ArrayDezimieren mit 19 Ausgängen ist schon "gewöhnungsbedürftig"

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