cRIO im Fahrzeug als Logger für "kurze" Events

' schrieb:aem, gute frage - aber so wie es sich liest -> nein

im FPGA VI hast du eine schleife mit der datenerfassung und zusaetzlich ein DMA (FIFO) write mit vorzugsweise einer tiefe von 4095 samples. Die schleife taktest nach deinen belieben...

im rt host vi holst dir die werte per invoke node vom DMA empfangsspeicher ab!
je nachdem wie hoch deine sample rate ist kannst du entweder direkt in die datei schreiben, order alle werte sammeln und nach den 5min in die datei schreiben (an der stelle muesstest dann vorzugsweise das array vorinitialisieren und mit der funktion replace array subset arbeiten) oder du verwendest am rt host zwei timed loops (unterschiedliche prioritaeten) und uebergibst die werte von der einen zur anderen per RT FIFO...

Hallo Freedive!

Zwei Fragen noch:

im FPGA programmiere ich Samplen, Build Array und FIFO Write in eine Schleife, nicht wahr?

im Host will ich zwei Timed Loops, in der einen steht wohl FIFO Read. Aber was soll ich in die zweite schreiben? Wie funktioniert das Spiel mit den beiden Schleifen?

Grüsse

Klaus