Timing Probleme cRIO

Hallo,

Erst einmal danke für die schnelle Rückmeldung!
Ich verwende ein Ni-cRio 9074 mit dem analogen Ausgangsmodul NI9263.

Ok das mit den beiden lokalen Variablen ist in diesem VI wirklich Schwachsinn... Das VI wird später noch Erweitert, dann werden diese erst benötigt...

Dass man globale Variablen für den Austausch von Werten benutzt wusste ich nicht.

Ich habe soeben folgende PDF-Datei gefunden: ftp://ftp.ni.com/pub/branches/germany/vi...w_fpga.pdf Darin steht, dass ein Timing-Error aus diesem Grund kommt: "Wenn die gesamte Abarbeitung eines Pfads mehr als einen Taktzyklus benötigt, schlägt die Kompilierung fehl."

Als Lösung dieses Problems wird das Pipelining oder die Benutzung von zeit gesteuerten Schleifen angegeben. Das werde ich morgen mal ausprobieren. Wobei ich hier die Lösung mit zeit gesteuerten Schleifen vorziehen möchte, da ich sowieso mit einer bestimmten Taktfrequenz (momentan 20kHz also einer Schrittweite von 50µs) arbeiten möchte. Also hat das FPGA theoretisch 50µs Zeit um alle Berechnungen durchzuführen, wenn es schneller ist wird halt der Rest gewartet. Das sollte ja auch kein Problem sein, da die Schleife 1 weniger als 1µs braucht...

Jetzt habe ich jedoch noch folgende Frage: In der oben genannten PDF-Datei wird bei verschiedenen Beispielen die Auslastung des FPGA angegeben. Das würde mich bei meinem Projekt auch interessieren, da ich verschiedene Lösungen für ein Problem erarbeitet habe. Kann mir vielleicht jemand sagen wie man die FPGA Auslastung ermitteln kann?

Gruß
Stefan