Timing Probleme cRIO

Morgen werde ich mal einen Screenshot vom "Investigate Timing Violation" posten bei einem VI wo ein Timing-Error auftritt.

Zitat:Die Base-Clock ist 40 MHz, der größte mögliche Teiler ist 16, somit kommst du auf minimal 2,4 MHz.

Ok, dann muss ich wohl mit Pipelining arbeiten wenn es nicht anders geht...
Noch einmal zum Verständnis: Ist es so, dass das FPGA mehr Zeit zum rechnen hat wenn ich eine zeitgesteuerte Schleife mit 2,4MHz verwende? Oder habe ich hier schon einen Denkfehler?

Zitat:Auslastung FPGA bezieht sich immer auf die Resourcen, diese Information bekommst du am Ende des Kompilier-Vorgangs.

OK muss ich morgen mal beim kompilieren drauf achten!

Noch was zu deinem ersten Post Jens:
Ich hatte heute Mittag mal die beiden "unnötigen" Variablen weggelassen und alles direkt mit dem Schieberegister verbunden. Die Folge war wieder ein Timing-Error...
Morgen lade ich mal das VI hoch, dann wird die Diagnose denke ich einfacher.

Gruß und Danke!
Stefan