Timing Probleme cRIO

(12.06.2014 17:35 )n4f3ts schrieb:  Ok, dann muss ich wohl mit Pipelining arbeiten wenn es nicht anders geht...
Noch einmal zum Verständnis: Ist es so, dass das FPGA mehr Zeit zum rechnen hat wenn ich eine zeitgesteuerte Schleife mit 2,4MHz verwende? Oder habe ich hier schon einen Denkfehler?

Irgendwie ja. Du willst doch auf nur auf 20 kHz kommen. Wir reden hier immer noch vom Mega-Hertz Bereich einer SCTL.
Indirekt hast du Recht, in einer SCTL mit 20/10/5/2,5 etc Mhz kann der Compiler einen längeren Pfad im FPGA anlegen, das kann man interpretieren als FPGA hat mehr Zeit.

Versteife dich aktuell nicht so auf das Pipelining, solange du nicht die wahre Ursache für den Compile-Error herausgefunden hast. Ich hatte schon mal geschrieben, Timing-Violation macht als Fehlermeldung eigentlich keinen Sinn, da du bisher keine SCTL verwendest. Ich denke, da läuft was anderes schief.

Gruß, Jens