Timing Probleme cRIO

ich würde das komplett anders aufbauen:

1. die AOs bekommen ihre Daten von einem DMA-FIFO, der über einen Interrupt mit dem RT-VI synchronisiert ist
2. die Erzeugung der Waveforms wird auf dem RT-Device gerechnet und anschließend in den DMA-FIFO geschoben

Multilpikationen und Divisionen auf dem FPGA sind eher ungünstig, weil diese Operationen mehrere Clock-Cycles brauchen. Bei deinem Timing-Problem kommt vermutlich alles zusammen: du hast u.A. eine Multiplikation mit Saturation im Pfad und dann noch Zugriffe auf lokale Variablen - vermutlich mit Arbitration, das kostet alles Tics und irgendwann kommt halt das Loop-Timing nicht mehr hinterher ...

viele Grüße
cb