(09.05.2017 07:34 )GerdW schrieb: Hallo Heber,
Zitat:Wie gesagt, die Anforderung kann ja eigentlich nicht so kompliziert sein
Ich finde, mein Bild in der letzten Message setzt den rot markierten Hinweis exakt 1:1 um…
Zitat:Mir würde es sehr helfen insbesondere zu deiner Frage 1 Hilfestellungen zu bekommen.
Du öffnest eine Referenz auf das FPGA-VI: Was soll es bringen, dies zweimal zu tun? Es gibt nur ein VI und nur einen FPGA… 
(Womöglich gibt es eher noch eine Fehlermeldung, weil du das eben zweimal probierst. Gab es eine?)
Zitat:Frage 2: Die zweite while Schleife dient lediglich als Beispiel, wie oben erwähnt. Eigentlich wird dies später mal eine Regel- und Simulationschleife sein...
Wenn du das aber so umsetzen willst, wie du es getan hast, dann hast du die elementaren Grundlagen von LabVIEW (THINK DATAFLOW!) noch (immer) nicht verstanden. Bitte fange nochmal mit den Grundlagenkursen an…
Ja. Ich habe aber noch 3Anmerkungen.
1. ist für die FPGA VI eine while-Schleife zwingend erforderlich? Weil in dem Fall muss ich ja auch einen Stopp Eingang definieren... Reicht dann vllt eine Sequenzstruktur?
2. Wie würdest du den Algorithmus bzw die Regelschleife in das VI integrieren? Berichtige doch einfach meine Fehler in dem du mir sagst warum das so nicht geht.. Einfach nur eine Regelschleife anstatt der einen while-Schleife?
