PWM-Signal über Dig.Output

' schrieb:@i2dx: danke für den tipp! hab das jetzt auch schon umgesetzt nur funktioniert es bei mir trotzdem noch nicht! Tges wird vom host vorgegeben (zwischen 200 und 1000); getimed wird die while schleife im FPGA mit 10µs! vielleicht hast du zeit dir das VI im anhang kurz durchzudenken... wär dir wirklich dankbar!

mfG, lukas

dann schließ mal die Drähte richtig an, dann funktioniert der Teiler auch richtig:)So wie du das verkabelt hast wird der bei jedem Schleifendurchlauf zurückgesetzt bzw. das Signal getoggelt.

andererseits, so richtig als PWM taugt das eh nicht, ich hab dir mal was angehängt, dass auf dem FPGA auf jeden fall als PWM laufen sollte. Wie man nun das Timing umrechnet musst du selber rausfinden


  FPGA_PWM.LV8.2.1.zip (Größe: 15,99 KB / Downloads: 789)

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