Case Struktur in Single Cycle Timed Loop

Hallo, ich möchte auf einen FPGA eine Case Struktur in einem Single Cycle Timed Loop unterbringen.

In der LabVIEW Hilfe steht dazu folgendes:

Inside single-cycle Timed Loop—When you use a Case structure inside a single-cycle Timed Loop, the combinatorial logic delay required to evaluate the case selector is proportional to the width of the selector input data type and the number of cases. The combinatorial logic delay introduced by output tunnels is proportional to the number of cases.


Ich bin immer davon ausgegangen, dass ein Iterationsschritt pro Clock Cycle ausgeführt wird.
Wie kann es dann sein, dass eine Struktur wie Case dann mehrere Cycles benötigt ?

Was hat das für Auswirkungen ?
Wird dann die Clock langsamer ?

Ich denke, dass ich irgendetwas nicht verstanden habe ?!?

Falls jemand eine Beispiel hätte bei dem Verzögerungen durch eine Case Struktur entstehen, wäre das schön.

MfG

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