Analogwert einlesen

Hallo Heber,

Zitat:Allerdings habe ich ein Offset auf meinem Eingang AI1 denn momentan habe ich nur eine Eingangsspannung an AI0.
Woher könnte das Offset kommen?

Das kommt vom MUX, der in deinem RIO verbaut ist und den hohen Eingangswiderständen der AIs…

Zitat:Und was bewirkt die Einstellung RSE und DIFF in den Channel Configurations?

Das steht im Handbuch/SpecSheet. Hast du das mal gelesen?
( Deine beiden Fragen werden auf S.31ff beantwortet!)

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(08.05.2017 14:21 )GerdW schrieb:  Hallo Heber,

Zitat:Allerdings habe ich ein Offset auf meinem Eingang AI1 denn momentan habe ich nur eine Eingangsspannung an AI0.
Woher könnte das Offset kommen?

Das kommt vom MUX, der in deinem RIO verbaut ist und den hohen Eingangswiderständen der AIs…

Zitat:Und was bewirkt die Einstellung RSE und DIFF in den Channel Configurations?

Das steht im Handbuch/SpecSheet. Hast du das mal gelesen?

Das "Datasheet" vom Evaluation Kit sind 2 Seiten und wirkt wie ein Flyer. Gerade solche Infos findet man hier nicht.

Edit: Zudem schein das Offset nicht konstant zu sein

Siehe mein Edit und Link in der letzten Message…

Das Funktionieren scheint Glücksache zu sein.

Es wird offenbar nur der erste Wert in AO0 angezeigt...

Wie kann ich das beheben?

Zum Manual.
Ja das ist das für ein sbRio 9637, ich denke mal beim Evaluation Kit ist es dann dasselbe, da dort ja auch ein sbRio 9637 verwendet wird...

Hallo Heber,

was hast du dir denn bei dem gedacht, was du da verzapft hast? Hast du dir schon mal die Links in meiner Signatur durchgelesen? Insbesondere das THINK DATAFLOW?
Hast du wenigstens mal ansatzweise Debugging betrieben?

Nochmal:
Eine IO-Node zum Lesen der AI-Werte, damit einen neuen Wert berechen, den dann mit der zweiten IO-Node an den FPGA ausgeben…
   
Wozu wolltest du das FPGA-VI zweimal öffnen und schließen?
Wozu der ganze Quatsch mit zweiter While-Loop und Feedbacknode? (Komplett am DATAFLOW vorbei? )
Warum hast du einen Stop-Button im FPGA-VI? Warum wird der nirgends sauber gesetzt? Warum nimmst du nicht einfach eine boolsche Konstante? Der FPGA soll üblicherweise ständig laufen - das ist pure Hardware!
Warum hast du keinerlei Timing im RT-VI?

(08.05.2017 19:05 )GerdW schrieb:  Hallo Heber,

was hast du dir denn bei dem gedacht, was du da verzapft hast? Hast du dir schon mal die Links in meiner Signatur durchgelesen? Insbesondere das THINK DATAFLOW?
Hast du wenigstens mal ansatzweise Debugging betrieben?

Nochmal:
Eine IO-Node zum Lesen der AI-Werte, damit einen neuen Wert berechen, den dann mit der zweiten IO-Node an den FPGA ausgeben…

Wozu wolltest du das FPGA-VI zweimal öffnen und schließen?
Wozu der ganze Quatsch mit zweiter While-Loop und Feedbacknode? (Komplett am DATAFLOW vorbei? )
Warum hast du einen Stop-Button im FPGA-VI? Warum wird der nirgends sauber gesetzt? Warum nimmst du nicht einfach eine boolsche Konstante? Der FPGA soll üblicherweise ständig laufen - das ist pure Hardware!
Warum hast du keinerlei Timing im RT-VI?

Guten Morgen Gerd,

Frage 1: Keine Ahnung ich weiß nicht, was ich mit der Hilfe anfangen soll. Das war meine Interpretation dieser! Vorher schriebst du zur Not eine zweite Lese/Schreibeeinheit einfügen...
Frage 2: Die zweite while Schleife dient lediglich als Beispiel, wie oben erwähnt. Eigentlich wird dies später mal eine Regel- und Simulationschleife sein...

Vllt nochmals die Anforderung. Beim SBRio habe ich nicht die Möglichkeit den Scan-Mode auszufählen (Wie zB bei einem CompactRio) und MUSS daher den FPGA programmieren. Ich möchte nur zwei Signale x1 und x2 (Analoge Spannungswerte) messen an den Klemmen des Boards. Diese Klemmen befinden sich auf einem Daughterboard. Die Analogen Inputs/Outpus werden nur vom Board durchgeschleift...
Nun soll eine Sollgröße y (Analoger Wert) ausgegeben werden. Wobei y allgemein irgendeine Funktion von x1 und x2 ist (In dem Besipiel vereinfachend y = x1+x2).
Dieser Wert soll dann am Analogausgang ausgegeben werden, sodass ich ihn dort auch messen kann!

Frage 3: Wird korrigiert. Absolut berechtigter Einwand.
Frage 4: Weil ich immer noch von Simulink verwöhnt bin vermutlich...

Kurz um. Mir würde es sehr helfen insbesondere zu deiner Frage 1 Hilfestellungen zu bekommen. Wie gesagt, die Anforderung kann ja eigentlich nicht so kompliziert sein

Hallo Heber,

Zitat:Wie gesagt, die Anforderung kann ja eigentlich nicht so kompliziert sein

Ich finde, mein Bild in der letzten Message setzt den rot markierten Hinweis exakt 1:1 um…

Zitat:Mir würde es sehr helfen insbesondere zu deiner Frage 1 Hilfestellungen zu bekommen.

Du öffnest eine Referenz auf das FPGA-VI: Was soll es bringen, dies zweimal zu tun? Es gibt nur ein VI und nur einen FPGA…
(Womöglich gibt es eher noch eine Fehlermeldung, weil du das eben zweimal probierst. Gab es eine?)

Zitat:Frage 2: Die zweite while Schleife dient lediglich als Beispiel, wie oben erwähnt. Eigentlich wird dies später mal eine Regel- und Simulationschleife sein...

Wenn du das aber so umsetzen willst, wie du es getan hast, dann hast du die elementaren Grundlagen von LabVIEW (THINK DATAFLOW!) noch (immer) nicht verstanden. Bitte fange nochmal mit den Grundlagenkursen an…

(09.05.2017 07:34 )GerdW schrieb:  Hallo Heber,

Zitat:Wie gesagt, die Anforderung kann ja eigentlich nicht so kompliziert sein

Ich finde, mein Bild in der letzten Message setzt den rot markierten Hinweis exakt 1:1 um…

Zitat:Mir würde es sehr helfen insbesondere zu deiner Frage 1 Hilfestellungen zu bekommen.

Du öffnest eine Referenz auf das FPGA-VI: Was soll es bringen, dies zweimal zu tun? Es gibt nur ein VI und nur einen FPGA…
(Womöglich gibt es eher noch eine Fehlermeldung, weil du das eben zweimal probierst. Gab es eine?)

Zitat:Frage 2: Die zweite while Schleife dient lediglich als Beispiel, wie oben erwähnt. Eigentlich wird dies später mal eine Regel- und Simulationschleife sein...

Wenn du das aber so umsetzen willst, wie du es getan hast, dann hast du die elementaren Grundlagen von LabVIEW (THINK DATAFLOW!) noch (immer) nicht verstanden. Bitte fange nochmal mit den Grundlagenkursen an…

Ja. Ich habe aber noch 3Anmerkungen.

1. ist für die FPGA VI eine while-Schleife zwingend erforderlich? Weil in dem Fall muss ich ja auch einen Stopp Eingang definieren... Reicht dann vllt eine Sequenzstruktur?

2. Wie würdest du den Algorithmus bzw die Regelschleife in das VI integrieren? Berichtige doch einfach meine Fehler in dem du mir sagst warum das so nicht geht.. Einfach nur eine Regelschleife anstatt der einen while-Schleife?

Hallo Heber,

Zitat:1. ist für die FPGA VI eine while-Schleife zwingend erforderlich? Weil in dem Fall muss ich ja auch einen Stopp Eingang definieren... Reicht dann vllt eine Sequenzstruktur?

Wenn dein FPGA "länger" laufen soll, dann sollte da eine Schleife sein. Ansonsten ist der FPGA in ca. 25ns (40MHz Takt!) mit dem VI fertig und macht NICHTS mehr…
Warum musst du einen "Stop definieren"? Der FPGA ist HARDWARE, der soll IMMER laufen (solange Versorgungsspannung vorhanden ist)! Einfach eine Endlosschleife verwenden…

Zitat:2. Wie würdest du den Algorithmus bzw die Regelschleife in das VI integrieren? Einfach nur eine Regelschleife anstatt der einen while-Schleife?

Das habe ich doch nun oben im Bild gezeigt: Eine Schleife, in der sowohl AI gelesen, Wert berechnet und AO ausgegeben wird! Wozu willst du dort noch eine zweite Schleife haben?

Zitat:Berichtige doch einfach meine Fehler in dem du mir sagst warum das so nicht geht..

Momentan habe ich nur LV2014 zur Verfügung, du speicherst dein Projekt aber mit LV2015…

(09.05.2017 11:38 )GerdW schrieb:  Hallo Heber,

Zitat:1. ist für die FPGA VI eine while-Schleife zwingend erforderlich? Weil in dem Fall muss ich ja auch einen Stopp Eingang definieren... Reicht dann vllt eine Sequenzstruktur?

Wenn dein FPGA "länger" laufen soll, dann sollte da eine Schleife sein. Ansonsten ist der FPGA in ca. 25ns (40MHz Takt!) mit dem VI fertig und macht NICHTS mehr…
Warum musst du einen "Stop definieren"? Der FPGA ist HARDWARE, der soll IMMER laufen (solange Versorgungsspannung vorhanden ist)! Einfach eine Endlosschleife verwenden…

Zitat:2. Wie würdest du den Algorithmus bzw die Regelschleife in das VI integrieren? Einfach nur eine Regelschleife anstatt der einen while-Schleife?

Das habe ich doch nun oben im Bild gezeigt: Eine Schleife, in der sowohl AI gelesen, Wert berechnet und AO ausgegeben wird! Wozu willst du dort noch eine zweite Schleife haben?

Zitat:Berichtige doch einfach meine Fehler in dem du mir sagst warum das so nicht geht..

Momentan habe ich nur LV2014 zur Verfügung, du speicherst dein Projekt aber mit LV2015…

Hallo Gerd,

das Problem ist inzwischen behoben... Danke für all die Hilfe