Probleme bei Verwenden eines FIFO's im RT-Projekt

Kann meinen Beitrag ja leider nicht mehr bearbeiten.

Auf meine Frage aus Beitrag 2 habe ich auch eine Lösung gefunden. Mein Fehler lag nicht im Host-VI, sondern im FPGA-VI. So hatte ich 1. keine Timingbedingung vorgesehen gehabt und 2. war mein FIFO auf den falschen Datentyp eingestellt (zuerst U32, was aber bei einem Sinussignal unsinnig ist, da die Werte auch <0 sein können).