USRP-FPGA Übertragungsstrecke

Der Füllgrad des FPGA ist nicht als linear anzusehen. Bei viel Platz wird der Compiler nicht so viel optimieren wie er kann um einfach Zeit zu sparen. Sobald es etwas voller wird, erfolgen dann diese Optimierungen und die Compilezeit wird steigen und gleichzeitig der Füllgrad nicht linear mitsteigen. Hier kann man in der Buildspezifikation mit den Design-Zielen ggf. etwas erreichen (Stichwort Minimierung/Reduzierung Kompilierzeit).

Ich denke du wirst schon einiges für den Start vereinfachen können. Wird nur nicht soviel Leute mit praktischer Erfahrung geben. SDR ist kein Trivialthema auch wenn die bereitgestellten Beispiele von NI hier einiges einfacher machen wie mit anderen Ansätzen (VHDL, Verilog,...).

Dein vorgeschlagener Weg um FPGA-Programmierung mit LabVIEW zu verstehen ist sicher nicht verkehrt. Der Einstieg mit SDR natürlich gleich eine richtige Hausnummer.