(17.07.2015 08:15 )jg schrieb: Bitte das nächste Mal alle Bilder hier hochladen (vgl. LVF-Regeln).
Sorry, da hab ich nicht mehr dran gedacht. Danke fürs korrigieren
(17.07.2015 08:15 )jg schrieb: EDIT: keine Ahnung, ob dass dein Fehler/Problem ist, aber wieso diese wahnwitzige Integer Word-Length von 32 bit bei einer Gesamtgröße von 53 bit? Aus deinem 9205 Modul kommt ein FXP der Größe 26/5...
Hab mich der Erstellung an eine Anleitung von NI gehalten. Ich lese auf auf dem FPGA die Eingänge ein, schreibe sie in ein Shift-Register und bündle sie im nächsten Durchgang zu einem Array. In einem For-Loop schreibe ich das Array in den FIFO. Die 53,32 sind die Arraygrösse, hab aber nochmal nachgelesen, 26,5 wäre richtig. Hab das nun angepasst. "Request Number of Elements" hab ich nun mal auf den Default Wert von 1023 gesetzt. Besserung hat es aber keine gebracht.
Kann es sein das ein CAN VI einen DMA belegt obwohl es auf dem RT ausgeführt wird?
Grüsse
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Datenerfassung - trennen einzelner Zyklen
