Simulation FPGA VI

Ich sehe (noch) nicht, dass es eine Race Condition ist. Nach meinem Verständnis wird doch jedes Mal, wenn das FPGA VI den Port lesen will, das Simulations VI aufgerufen und dort in die entsprechende Case Struktur gesprungen. Bei einer Race Condition braucht man doch zwei unabhängige Threads die auf eine Variable zugreifen. In diesem Fall wir nur in einem VI und somit nur in einem Thread die Variable gelesen, inkrementiert (wahlweise dekrementiert ) und dann wieder geschrieben. Oder wird für jedes Auslesen des Ports vom FPGA VI eine Instanz des Simulations VI erzeugt? Wenn dem so wäre, wüsste ich aber auch nicht wie eine while Schleife da helfen sollte, und vor allem wo ich diese hinbauen sollte. Würde ich sie in die innerste Case Struktur setzen und somit den bisherigen Algorithmus mit den globale Variablen ersetzen, würden mir die Schritte doch noch viel eher weglaufen, da die while-Schleife dann ja immer läuft und der Wert nicht nur pro Aufruf erhöht wird.
Generell ist mir der Simulationsvorgang noch nicht ganz klar. Kennt jemand eine gute (Online-)Hilfe, ein gutes Buch oder eine Quelle wo man Beispiele hierzu finden kann? Das Tutorial von LabVIEW ist zwar nicht schlecht aber viel zu kurz.
Danke