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FIFO Benutzung

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23.01.2007, 13:57

Beitrag #12

LVF-SeniorMod

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FIFO Benutzung

Zwischenergebnis Smile

- aka "war selber blöd"

2 Kanäle @ 100 kHz kann man sehr wohl per DMA vom FPGA zum RT-Host schaufeln, das Problem (in meinem Beispiel) ist (noch?!?), dass ich die Daten mit 100 kHz nicht vom RT-Host zum PC geschaufelt bekomme. TCP ist wohl zu langsam und bei UDP ist der Datenblock zu groß Grrr

. Die Datenblöcke in entsprechende Häppchen aufzuspalten bedeutet wieder um, dass Rechenzeit verschwendet wird ...

Ich hab mein Beispiel so umgestrickt, dass man mal was sieht. Die *besten* Ergebnisse (sprich, konstante LoopTime und wenig Backlog) habe ich erzielt, wenn ich den DMA-Puffer auf 16384 Bytes eingestellt habe und Blöcke von 8192 Bytes ausgelesen habe, dann war quasi kein Backlog mehr erkennbar (bei Hardware-Timing) bzw. Software-Timing mit 20 Hz Loop-Rate war auch kein Problem.

@freedive: Neu in dem Beispiel ist auch ein "TCP Speed test" und da hab ich festgestellt, dass ich per TCP zum PC nur max. 14 kB pro Sekunde schaufeln kann. Kann das sein?

Sonstige

crio_01.zip (Größe: 467,49 KB / Downloads: 518)

http://www.rotabench.com - rotierende Prüfstände nach dem Baukasten-Prinzip

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