Fragen zu DMA FIFO

Hallo,

ich schlag mich seit einiger Zeit mit dem DMA FIFO Transfer von Daten von FPGA nach Realtime herum.

Mein Vorhaben ist folgendes:
Unter FPGA möchte ich 32 AI Kanäle (2x NI 9205, diff) alle 1 ms samplen und die Daten in einen FIFO schreiben.
Dieser soll auf RT alle 100 ms ausgelesen werden wo aus den 100 Werte pro Kanal der Mittelwert und die Standartab-
weichung gebildet werden sollen.

Gut, das ließe sich mit der Scan Engine auch machen, auf diese muss ich jedoch verzichten, da ich das Chasis im
FPGA Modus programmieren muss, da ein anderes Modul (CAN) dies verlangt. Zudem denke ich, dass sich für so
etwas ein FIFO geradezu anbietet und das Rechenleistung spart im Vergleich zu einer Scan Engine Variante.

Mein Problem ist nun, dass ich wie schon geschrieben mit dem FIFO nicht zurechtkomme. Fangen wir mal bei den Puffern
an, wie ich sehe gibts den FIFO Puffer auf dem FPGA und die "Tiefe" des Puffers in meiner RT Anwendung.
Wie hängen die beide zusammen und welche Werte trage ich hier sinnvollerweise ein?

Gruß,
Georg

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