INFO: Dieses Forum nutzt Cookies...
Cookies sind für den Betrieb des Forums unverzichtbar. Mit der Nutzung des Forums erklärst Du dich damit einverstanden, dass wir Cookies verwenden.

Es wird in jedem Fall ein Cookie gesetzt um diesen Hinweis nicht mehr zu erhalten. Desweiteren setzen wir Google Adsense und Google Analytics ein.


Antwort schreiben 

FPGA Failsafe



Wenn dein Problem oder deine Frage geklärt worden ist, markiere den Beitrag als "Lösung",
indem du auf den "Lösung" Button rechts unter dem entsprechenden Beitrag klickst. Vielen Dank!

08.10.2022, 20:42
Beitrag #1

Roumaen Offline
LVF-Grünschnabel
*


Beiträge: 15
Registriert seit: Jul 2018

15, 18 & 19
2016
DE


Deutschland
FPGA Failsafe
Hallo liebe Leute,

für einen Brennstoffzellen-Teststand mit zwei cRio 9073 Controllern und diversen C-Modulen, u.A. mit 4 NI9505, habe ich VIs geschrieben und überlege, wie ich das ganze etwas sicherer machen kann. In den VIs, die jeweils auf den 9073ern ausgeführt werden, wird die Aktorik angesteuert und Daten bzw. der Zustand des Teststands erfasst. Im Haupt VI, das auf dem rechner läuft, werden die Daten abgerufen, manipuliert, angezeigt etc. Außerdem öffnet dieses VI zu Beginn die Referenzen der VIs, die auf den Controllern laufen und schließt diese nach Beendigung der Hauptprograms auch wieder.

Bei meinen Tests der VIs - vor allem derer, die auf den 9073ern laufen - ist mir aufgefallen, dass sich hier schlecht Sicherheitsvorkehrungen treffen lassen z.B. für den Fall, dass ich mal das VI versehentlich schließe, wenn ich es direkt ausführe...also nicht über das Haupt VI, das auf dem Rechner läuft. Dann nähmlich laufen die Motoren, die zuletzt im Betrieb waren schlagartig auf 100% Leistung anstatt abzuschalten. Das würde ich gerne vermeiden, um gefährliche Betriebszustände ala "Aktoren laufen und keine Kontrolle mehr per VI" zu vermieden.

Bei einem VI, das auf einem PC ausgeführt wird würde ich das über Eigenschaftsknoten für die Front Panel Controls machen, die zuletzt noch geschrieben werden, nachdem in einem Event Case ein Panel Close detektiert wurde. Nun stehen diese Möglichkeiten auf einem FPGA ja aber nicht zur Verfügung. Gibt es hier Möglichkeiten solche Situationen zu vermeiden? Ich hätte mal vermutet, dass das FPGA / der Controller irgendwie erkennen kann, ob das VI noch auf dem Rechner ausgeführt wird oder zu diesem noch eine Verbindung besteht aber ich komm nicht ganz zu einer Lösung. Ich bin dankbar für jeden Tipp, was in so einem Fall best practice wäre. Ein VI kann ich leider momentan nicht anhängen, da ich hier am Rechner die falsche LV Version (17) habe. Ich denke aber, dass man mir auch so helfen kann, da die Frage ja auch eher allgemein gestellt ist.

Tausend Dank für eure Mühe vorab!

Roman
Alle Beiträge dieses Benutzers finden
Diese Nachricht in einer Antwort zitieren to top
Antwort schreiben 


Nachrichten in diesem Thema
FPGA Failsafe - Roumaen - 08.10.2022 20:42
RE: FPGA Failsafe - jg - 09.10.2022, 10:02
RE: FPGA Failsafe - Roumaen - 09.10.2022, 22:21
RE: FPGA Failsafe - GerdW - 10.10.2022, 07:49
RE: FPGA Failsafe - Roumaen - 17.10.2022, 10:02

Möglicherweise verwandte Themen...
Themen Verfasser Antworten Views Letzter Beitrag
  Sind Referenzen auf FPGA-Variablen in FPGA vi möglich? Felix777 2 7.176 26.10.2015 20:41
Letzter Beitrag: Felix777
  FPGA-Referenz öffnen: FPGA-VI nicht kompiliert LauraP. 9 11.742 17.03.2015 16:58
Letzter Beitrag: LauraP.

Gehe zu: