DMA FIFO auf RT System auslesen --> Hängt manchmal

(24.06.2014 14:26 )B.Buerkert schrieb:  OK,
dann was soll ich bei dem Timeout anschließen .

Bzw. einfach ne While Schleife nehmen und das Timeout auf unendlich?

nein, das macht man anders:

der FPGA bekommt einen Zähler wieviel Samples er in den FIFO geschrieben hat. Wird ein von dir festgelegter Grenzwert überschritten (der natürlich zur größe des FIFOs passen sollte) setzt der FPGA einen Interrupt und setzt den Zähler zurück. Das RT-VI wartet in einer Schleife auf den Interrupt. Wird dieser erkannt holt das RT-VI die entsprechende Menge Daten aus dem FIFO ab. Das ganze kann in einer ganz normalen while-Schleife laufen.

Den FIFO mit "0 Elemente lesen" zu pollen klappt zwar irgendwie ist aber auch "irgendwoe nicht so toll" ... am besten schaust du dir mal die entsprechenden Beispiele im Example-Finder zum Thema Interrupt an, da gibt's auch glaub ich ein Beispiel, dass die oben beschriebende Methode demonstriert ...

Und wenn du's richtig gut machen willst und unnötige Speicher-anforderungen vermeiden willst, dann benutzt du Referenzen auf die Daten im FIFO beim "weiterreichen" an deine Funktion zum Verschicken der Daten über TCP/IP ...

viele Grüße
cb

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