RE: Signalübertagung mit FIFO Problem!
Hi,
Du hast es so gewollt:
- Bitte bau Dir mal eine Build-Spezifikation im Projekt, die ein ZIP-Archiv mit allen Sachen macht - inkl. der fehlenden CTLs, Sub-VIs und der Konfiguration von FIFOs, Ausgängen etc.
- Bitte überdenke nochmal, ob eine While-Schleife die für Deine Anforderungen richtige Programmstruktur ist. Sorry, aber das, was ich da so halbwegs erkennen kann schreit mindestens mal nach State-Machine mit Event-Steuerung...
- Der FPGA läuft einmal durch (Abfrage des Status, Ausgabe des FIFOs), dann nicht mehr. Den Ablauf halte ich für kritisch, da Du z.B. in einer Sequenz auf dem FPGA einen Steuerbefehl (Motor an) setzt und gleichzeitig ausliest (Motor läuft) - Kein Motor läuft mit ca. 40 MHz an. Mehr Durchlaufzeit hast du nicht, wenn das der FPGA nicht sogar parallel ausführt (was ich für Wahrscheinlich halte). Solche Sachen gehören m.E. auf den Host, weil man da deutlich besser mit Fehlern umgehen kann. Überleg mal, ob man auf dem FPGA nicht nur IO und zeitkritische Sachen (wie Deinen Regler)
- Zu Deiner Waveform-Frage: Schau dir mal an, aus was eine Waveform besteht und ersetz das Y-Array halt einfach durch ein I16-Array. Sollte es in 2011 einen Waveform-FIFO geben... Ansonsten: Schick die Y-Werte als I16 über den FiFo und die Abtastrate über ein Control oder so...
Grüße,
ch
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