Relais Entprellung auf FPGA

danke für eure Meinung!

dass die Filter VIs auf dem FPGA nicht laufen, ist natürlich ein Argument.

Mit den einfacheren Schleifen das abzufangen war ich bei der Lösung aus dem Anhang.
Allerdings habe ich 24 Kanäle gleichzeitig zu überwachen. Dafür lese ich diese in einem Sub VI permanet aus, pack in ein 1D Array. Dieses leite ich zum einem zur RT Ebene weiter, zum anderen stelle ich einen möglichen Flankenwechsel über xor fest (Flag wird ebenfalls danach weitergereicht). An der Stelle wollte ich eigentlich keine Schleife einbauen, weil ich im aufrufenden VI weitere Befehle ohne Zeitverzögerung unabhängig vom Flankenwechsel ausführen muss... Ich probiere aus, ob ein "Zeitopfer" an der Stelle mich doch weiterbringt