FPGA FIFO - Oszilloscop

Hallo PxCE,

Zitat:Allerdings läuft der FIFO-Speicher voll wenn der PC mit anderen Dingen beschäftigt ist. Also habe ich das VI unter cRIO geschoben (siehe Screenshot)

Das Host-VI gehört ja auch auf den RT-Teil deines cRIO, es hat nichts auf dem PC zu suchen!

Zitat:Nachdem ich die Darstellung des Graphen sowie die Wartezeit aus dem RT-Projekt entfernt habe läuft der FIFO nicht mehr voll.

Dein cRIO hat keinen Monitor, auf dem es etwas anzeigen kann: also ist ein Graph in einem RT-VI vollkommen sinnlos!
Das mit der Wartezeit hatten wir doch früher schon erörtert…

Zitat:Um nun die Daten in einem Diagramm sichtbar zu machen müssen diese auf dem Host transportiert werden.

Auch das hatte ich dir schon geschrieben: du musst die Daten nun vom RT zum PC transportieren. Und ich hatte dir Beispiele empfohlen…