Basic Frage zu FPGA-Schleifenzeiten

Also, die saubere Anwendung des FPGA Loop Timer VI ist die im ersten Teil einer Flat Sequenz. Der genaue Hintergrund ist in der ausführlichen Hilfe zu diesem VI IMHO gut beschrieben. Besonders interessant das z.B. bei digitalen Bussen (RS232/485, SPI, etc pp.), da muss ein DIO in einem genau definierten Takt gelesen oder gesetzt werden. Nur durch Einsatz in einer Sequenzstruktur ist sichergestellt, dass beim zweiten Durchlauf der Takt eingehalten wird. Bei paralleler Programmierung kann das erst ab dem dritten Schleifendurchlauf garantiert werden. Wenn es auf den exakten Takt beim 2. Durchlauf nicht ankommt, dann ist der parallele Einsatz genauso gut erlaubt. Danach ist zwecks FPGA-Kompilierung natürlich alles deterministisch.

Gruß, Jens