FPGA Counter mit 40MHz Takt

Hallo zusammen,

mittels Drittanbieter-IP habe ich auf FPGA-Ebene (cRIO-9045) einn CLIP hinzugefügt (VHDL-Code für die Kompilierung in das FPGA-Zielsystem).
Dabei geht es um einen Counter, welcher mit der Onboard-Clock 40Mhz hochzählen soll.

In meinem Beispiel läuft die Schleife mit der Onboard Clock, aber der Eingang "Counter_test\clk_50Mhz" toggelt nicht im 40MHz Takt.
Kann mir jemand bei diesem Problem helfen?
Vielen Dank im Voraus!

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