Kommunikation über DMA zwischen FPGA und RT: FIFO nur für 3 ms füllen

Hallo,
ich übertrage 3 analoge Signale von meinem FPGA zu meinem RT-System. DA die meiste Zeit eigentlich nichts passiert brauche ich die Daten auch nicht. Aber... innerhalb von 3ms müssen Daten aufgezeichnet werden. Diese schreibe ich in einen FIFO. Wie kann ich es realisieren, dem FIFO zu sagen, wann er gefüllt werden soll und wann nicht? Irgendwie über eine Case-Struktur vielleicht?


Danke im Voraus

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