Probleme beim Compilieren im FPGA

Hallo,

zur zeit bin ich gerade am compilieren eines LabVIEW Programmes zum Mitteln der Eingangsanalogwerte einer Anlage.

Nach mehrmaligem Herumprobieren habe ich immer noch keine Lösung gefunden. Beim Aufspielen auf den FPGA
taucht immer diese Meldung auf: Kein Error aber bei dieser Meldung bleibt das compilen stehen und geht auch nicht mehr weiter.

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* HDL Synthesis *
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Performing bidirectional port resolution...
INFO:Xst:2561 - Always blocking tristate driving signal <configd> in unit <toplevel_gen> is removed.

Weiss jemand woran das liegen könnte?

Gibt es vielleicht noch andere Möglichkeiten zur Mittelung der Eingangssignale die relativ einfach sind. Würde gerne 100-1000 Messwerte mitteln.
Ist evt. der Speicher auf dem FPGA zu beschränkt?

Schoneinmal Danke für die Hilfe im Vorraus.

Grüße

Philip