Bedienung Steuerung FPGA => DMA => RT(myRIO)

Ich habe genau das selbe Problem!
Laut der LabView Hilfe sollte die Fifo.stop Funktion ALLE Daten, HOST wie auch FPGA seitig im Fifo löschen, anschließend sollte die Reihenfolge meinem Verständnis nach deterministisch sein (es sei denn es kommt bereits zum Buffer-Überlauf vor dem ersten lesen). Das ist bei mir aber leider nicht der Fall.

Außerdem wird in der Hilfe vorgeschlagen, die Größe des Fifos auf FPGA Seite genau auf ein vielfaches der Channels zu setzen (dadurch könnte man zwar Daten verlieren, aber es sollte eigentlich kein Versatz mehr entstehen). Bei mir wird die "Restquested number of elements" aber immer durch "actual number of elements" ersetzt?! Dadurch lassen sich in meinem Fall das Vielfache nicht einhalten.


Hilfe wie man die Reihenfolge deterministisch hinbekommt wäre wirklich wünschenswert!


Viele Grüße,
Stefan