Kommunikation über DMA zwischen FPGA und RT: FIFO nur für 3 ms füllen

Es ist ein CompactRio.
Also FPGA mit RT.

Im FPGA werden die Daten in den FIFO geschrieben, dann über den DMA übertragen und vom RT lese ich die Daten aus und übergebe diese in meinen Graphen.
Dies soll eben nur in diesen 3ms passieren.
Weisst du was ich mein?
Gleich noch eine Frage hinterher: Die Daten in dem Fifo möchte ich nun in meinem Graphen anzeigen lassen und möchte dass diese auch da bleiben bis der nächste Durchlauf passiert ist. Hast du da auch ne Idee?