Kommunikation zwischen FPGA und Host

Auch eine R-Serie als FPGA-Target ändert nichts Wesentliches an meiner Aussage.

Sobald dein VI auf dem FPGA-Target als Ziel ausgeführt wird, wird es erstens in einen Bitfile kompiliert und es besitzt nicht mehr wirklich ein Frontpanel - zumindest keines, das sich wie bei einem RT-Target oder wie unter Windows noch verlässlich aktualisiert oder bedienen lässt. Debugging eines FPGA-VIs über diesen Weg führt nicht zum Ziel.

Gruß, Jens