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jg · (Dieser Beitrag wurde zuletzt bearbeitet: 15.09.2013 13:21 von jg.)

Hallo mit dem cRIO im FPGA Modus möchte ich Daten im FIFO übertragen. Nun habe eine Veränderung (siehe Anhang) im FPGA Teil gemacht. Bei Kompilieren kommt ein Fehler und es wird abgebrochen.
Diese Xilinx Log-Datei befindet sich ebenfalls im Anhang. Leider werde ich daraus nicht schlau.
Die Fehler die dort immer wieder zu lesen sind:

- ERROR:coreutil - ios failure
- ERROR:sim:928 - Could not open destination...
- Can not read encrypted file...

Weis jemand wo das Problem liegt?

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Fehler Kompilieren "coreutil" und "Could not open destination"