Korrekter Aufbau der VI

(19.07.2017 13:37 )GerdW schrieb:  Hallo Heber,

Zitat:was nutzt mir dann die Regelschleife in der ich die ganzen tollen Blöcke habe, wenn ich diese aber nicht auf dem FPGA benutzen kann?

Überlegt man sich so etwas nicht schon, bevor man es programmiert?
Was sind denn überhaupt die Anforderungen an die Regelung? Welche Taktraten musst du hier erreichen?

Du kannst auch auf dem FPGA eine Regelschleife implementieren: Nur eben nicht mit der Sim-Schleife, sondern mit den Funktionen in der FPGA-Palette…

Ja ich dachte da ich nur einen FPGA-Modus wählen kann (kein Scan Engine) lief alles automatisch auf dem FPGA ab...
In Echtzeit. Das heißt die Taktrate sollte optimaler Weise so bei 1µs liegen, was mit einem FPGA auch möglich ist.

Ich benötige in der Regel kompliziertere Blöcke wie Sättigungen oder Totzeiten, etc. um eine Regelung zu entwerfen. Das dürfte ohne Control Design and Simulation schwer werden...

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